- Cadence Concept-HDL & Allegro原理图与电路板设计(第2版)
- 周润景 李茂泉编著
- 356字
- 2021-07-23 18:11:41
5.4 网络类(Net Classes)
(1)在约束管理器的左窗口,单击Physical视图,选择Net→All Layers工作表,如图5-4-1所示。
(2)在右边窗口的root对象上右击,从弹出的快捷菜单中选择Create→Class,如图5-4-2所示。
图5-4-1 选择工作表
图5-4-2 快捷菜单
(3)选择名为clock的网络类并单击OK按钮。出现一个新的名为CLOCK的对象,如图5-4-3所示。
(4)在新的网络类对象上单击右键,从快捷菜单中选择Net Class Membership,打开NetClassMembership for CLOCK窗口,单击Nets,选择DCLK和MCLK网络添加到Current Members列表,单击OK按钮,如图5-4-4所示。
图5-4-3 名为CLOCK的对象
图5-4-4 NetClassMembership for CLOCK窗口
(5)CLOCK网络类在Objects列表中显示了列表分支,如图5-4-5所示。
图5-4-5 CLOCK的分支
(6)请创建两个网络类,名称和网络器件如表5-4-1和表5-4-2所示。
表5-4-1 网络15mil_voltage
表5-4-2 网络24mil_voltage
(7)操作完以上步骤,网络类和包含的网络名称出现在Objects列表,如图5-4-6所示。
图5-4-6 查看Objects列表
(8)在约束管理器窗口,保存设置并退出。退出原理图编辑器。