- Cadence Concept-HDL ＆ Allegro原理图与电路板设计（第2版）
- 周润景 李茂泉编著
- 365字
- 2021-07-23 18:11:41
5.3 相对传输延迟
（1）创建匹配组，选择Net→Routing→Relative Propagation Delay工作表，如图5-3-1所示。
（2）在Objects栏下，选择网络AEN、MRD和MWR，如图5-3-2所示。
图5-3-1 选择工作表
图5-3-2 选择AEN、MRD和MWR
（3）选择Objects→Create→Matched Group，打开Create MatchGroup对话框，将匹配组命名为match1，单击OK按钮，如图5-3-3所示。
（4）在Objects栏下选择MATCH1组，Type栏显示MGrp（匹配组），如图5-3-4所示。
图5-3-3 Create MatchGroup对话框
图5-3-4 选择MATCH1组
（5）定义相对延迟，在MATCH1的Delta:Toleranc区域输入:150mil，如图5-3-5所示。
图5-3-5 设置MATCH1的Delta:Tolerance区域
引脚延迟属性，允许在传输延迟和差分对相位检查中计算额外的延迟，此属性代表的是内部封装的延迟。Pin pairs约束的是封装引脚到封装引脚，Pin Delay属性代表的是封装引脚到die pad的距离。另外一个作用是代表距离子板上的连接器的引脚延迟值。SPB15.2提供了这个选项来在元件库中定义封装延迟和在约束管理器中查看其值，用匹配die pad到die pad的延迟来代替引脚延迟。
（6）选择File→Save，保存设置。