4.10　创建网表报告

Design Entry HDL可以创建网表，用于打包设计，进行数字仿真、可编程IC仿真、模拟混合信号仿真。

Design Entry HDL生成网表时，完成以下操作：检查图的Verilog和VHDL兼容性；检查端口、端口模式和类型；检查元件。

（1）在原理图编辑器，选择Tools→Packager Utilities→Netlist Reports，弹出Netlist Reports报告窗口，图4-10-1所示。

Concise netlist（dialcnet.dat）：简明网表，此网表中包括的网络至少有2个节点，接口信号和NC都不会包括在内。网络列表格式如下：网络名称，元件编号，引脚属性，元件类型。

Concise Body-ordered netlist（dialbonl.dat）：参考编号网表，与Concise netlist 中包含的信息相同，但是是以参考编号排序的。

Concise parts-list(dialcprt.dat)：元件列表，格式如下：元件类型，元件编号（如果元件有编号属性）。

Power and ground list(dialpgnd.dat)：电源和地引脚列表，格式如下：元件编号，元件类型，电源引脚清单。

Part stuff list(dialstf.dat)：元件列表和参考编号，格式如下：元件类型，元件属性，元件编号。

（2）单击Run按钮，显示网络列表报告（按信号排序）。退出报告。

（3）选择Concise Body-Ordered Netlist(dialbonl.dat)并单击View按钮，另一个网络列表报告被显示（按参考编号排序）。

（4）关闭Netlist Reports窗口。所有报告存储在打包视图中。