3.2 连接电路图_Cadence Concept-HDL ＆ Allegro原理图与电路板设计（第2版）-QQ阅读男生武侠网

书名：Cadence Concept-HDL ＆ Allegro原理图与电路板设计（第2版）
作者名：周润景李茂泉编著
本章字数：1999字
更新时间：2021-07-23 18:11:32

3.2　连接电路图

添加导线并为其命名，添加总线和地址，复制电路，请参考附录A中的HIGH_SPEED_RAM原理图。

1．绘制总线（Drawing Buses）

（1）选择Wire→Draw并添加导线，如图3-2-1所示。在连线的同时，对该线网络可以添加信号名。从引脚拉出一根线，单击鼠标右键从弹出的快捷菜单中选择“Signal name”可以添加网络名。

（2）单击左键画出导线的路径，双击断开导线，如图3-2-2所示。

图3-2-1　菜单栏

图3-2-2　布线

2．命名总线（Buses）

（1）选择Wire→Signal Name，如图3-2-3所示。

打开Signal Name对话框，如图3-2-4所示，Queue模式指依次方式，选择该模式会把rd<7..0>和ra<15..0>依次附加给3根信号线，放完后Signal Names栏为空；Select模式指连续方式，选择该模式可以连续放置同一个信号名直至单击Close按钮或者切换到Queue模式。

图3-2-3　菜单栏

图3-2-4　Signal Name对话框

（2）输入总线信号名rd<7..0>和ra<15..0>，如图3-2-4所示，第一个总线的名字就自动跟随光标生成。

注意

<>表示总线，对用一根表示多位信号的总线，其信号名的格式为<MSB..LSB>，MSB 和LSB 分别表示信号的最高位和最低位。

（3）将每一个信号名通过单击加到信号上，则这根导线自动变成总线形式，如图3-2-5所示。关闭Signal Name对话框。

说明

信号名一定要遵循下列常规：

● 以字母开头；

● 不能使用VHDL和Verilog关键字；

● 不区分大小写。

3．为总线添加支线（Bus Taps）

（1）选择Wire→Bus Tap，在总线上引出相应的支线，如图3-2-6所示。

图3-2-5　给总线命名

图3-2-6　菜单栏

（2）在总线和引脚间单击左键，建立连接，如图3-2-7所示。这个指令会自动生成总线符号并且连接总线。

注意

必须使用Wire→Bus Tap指令来连接总线和引脚。不要使用Wire→Draw指令，Design Entry HDL可能会报错。

（3）添加16根地址总线，不要连接引脚A<16>和A<17>，如图3-2-8所示。单击右键选择Done完成操作。

图3-2-7　布线

图3-2-8　添加地址总线

4．复制总线支线

组（Group）是原理图中对象的集合，这些对象可以是元件符号、属性、注释、线段和点，群组可以是同一页重复的对象，引脚不能加入群组。定义了群组以后，用户就可以对组元素进行统一操作。定义组有几种方法：使用矩形框（By Rectangle）、多边形框（By Polygon）、表达式（By Expression）等，这几种方法都可以在Group菜单中找到。

（1）选择Group→Create→By Rectangle，如图3-2-9所示。

（2）单击一个矩形框框住地址总线和导线，如图3-2-10所示。选择Group→Copy All[A]，如图3-2-11所示，单击定位到第二个元件的地址总线上。复制组用Group→Copy All 命令。单击右键并选择Done完成操作。

（3）使用上述方法连接地址总线RD<7..0>的支线。连线如图3-2-12所示，“?”用来添加网络标号。

图3-2-9　菜单栏

图3-2-10　框住地址总线和导线

图3-2-11　菜单栏

图3-2-12　复制地址总线

5．支线到总线的赋值

（1）通过缩放调整原理图到两个元件都可见，选择Wire→Bus Tap Values，如图3-2-13所示。

（2）在打开的Bus Tap Range对话框中，设置MSB为15，LSB为0，然后单击Apply按钮，如图3-2-14所示。MSB表示最高位，LSB表示最低位，Increment表示增量值。从高位到低位，单击鼠标画一条线，穿过所有的支线，如图3-2-15所示。松开鼠标后，网络标号被自动添加，如图3-2-16所示。