CMOS集成电路EDA技术（第2版）

参考文献

9.4 小结

9.3.5 整理数据的导出

9.3.4 数字电路的层次化整理

9.3.3 模拟电路的层次化整理

9.3.2 层次化整理流程

9.3.1 电路分析整理概述

9.3 电路层次化分析整理

9.2.6 数据的导入和导出

9.2.5 线网绘制与检查

9.2.4 数字单元提取

9.2.3 模拟单元提取

9.2.2 网表提取流程

9.2.1 网表提取概述

9.2 电路网表提取

9.1.3 反向分析EDA技术

9.1.2 反向分析技术的主要流程

9.1.1 反向分析技术的主要应用

9.1 集成电路反向分析概述

第9章 集成电路反向分析EDA技术

8.8 小结

8.7.2 DFM流程与优化

8.7.1 ECO流程与优化

8.7 芯片ECO与DFM

8.6.4 芯片布线流程与优化

8.6.3 一般布线

8.6.2 特殊布线

8.6.1 芯片布线工具简介

8.6 芯片布线

8.5.2 时钟树流程与优化

8.5.1 时钟树综合简介

8.5 时钟树综合

8.4.4 布图规划与布局常用指令与流程

8.4.3 标准单元的布局与优化

8.4.2 电源网络设计

8.4.1 布图与IO排布

8.4 布图规划与布局

8.3.4 数据准备常用的指令

8.3.3 物理库数据

8.3.2 逻辑库数据

8.3.1 设计数据

8.3 数据准备

8.2 Encounter设计流程介绍

8.1 Encounter工具发展历史

第8章 数字电路物理层设计工具Encounter

7.11 小结

7.10.3 设计结果导出

7.10.2 unconstrained ECO

7.10.1 Freeze silicon ECO

7.10 芯片ECO与设计文件导出

7.9.4 执行布线命令

7.9.3 天线效应简介与设置

7.9.2 ICC布线相关设置

7.9.1 布线前的检查

7.9 芯片布线与优化

7.8.3 执行时钟树综合核心命令

7.8.2 时钟树综合设置

7.8.1 综合前的检查

7.8 时钟树综合与优化

7.7.4 确认所有路径已经被正确地设置

7.7.3 检查设计输入文件与约束

7.7.2 spare cell的标识

7.7.1 检查是否需要添加tap cell

7.7 标准单元的布局与优化

7.6.3 连接宏单元和标准单元

7.6.2 设计电源和地条

7.6.1 设计电源和地环

7.6 电源网络的设计与分析

7.5.2 宏单元的摆放

7.5.1 IO布局与芯片布局空间创建

7.5 宏单元与IO布局

7.4.2 PVT角设定

7.4.1 scenario的建立

7.4 不同PVT角下综合优化的设置方法

7.3.11 定时序优化参数

7.3.10 导入SDC文件并进行时序约束检查

7.3.9 TIE单元设置

7.3.8 电源网络设置

7.3.7 Tlu+文件设置与检查

7.3.6 网表导入

7.3.5 库文件检查

7.3.4 创建设计数据库

7.3.3 其他文件设置

7.3.2 物理库设置

7.3.1 逻辑库设置

7.3 创建设计数据库与后端数据的设置

7.2.3 设计数据

7.2.2 物理层数据

7.2.1 逻辑层数据

7.2 IC Compiler物理层设计的数据准备

7.1 IC Compiler简介

第7章 数字电路物理层设计工具IC Compiler

6.6 小结

6.5 基于状态机的交通灯综合

6.4.10 多时钟的时序约束

6.4.9 异步设计约束

6.4.8 多时钟同步设计约束

6.4.7 设计环境约束

6.4.6 时间预算

6.4.5 组合逻辑路径的约束

6.4.4 输入输出路径的约束

6.4.3 时钟的约束

6.4.2 亚稳态

6.4.1 静态时序分析

6.4 静态时序分析与设计约束

6.3.3 Design Compiler综合流程

6.3.2 综合库

6.3.1 启动工具及初始环境配置

6.3 Design Compiler综合设计

6.2.3 DC-Tcl简介

6.2.2 Design Compiler的使用模式

6.2.1 Design Compiler的功能

6.2 Design Compiler简介

6.1.2 逻辑综合的流程

6.1.1 逻辑综合的定义及发展历程

6.1 逻辑综合概述

第6章 数字逻辑综合及Design Compiler

5.4 小结

5.3.3 Modelsim的进阶使用

5.3.2 Modelsim的基本使用

5.3.1 Modelsim的特点与应用

5.3 数字电路仿真工具Modelsim

5.2.4 硬件描述语言设计实例

5.2.3 硬件描述语言的可综合设计

5.2.2 硬件描述语言应用实例

5.2.1 硬件描述语言基础

5.2 硬件描述语言与应用实例

5.1 硬件描述语言及仿真概述

第5章 硬件描述语言及仿真工具Modelsim

4.5 小结

4.4.3 Calibre PEX流程举例

4.4.2 Calibre PEX界面介绍

4.4.1 Calibre PEX验证简介

4.4 Mentor Calibre寄生参数提取

4.3.3 Calibre LVS验证流程举例

4.3.2 Calibre LVS界面介绍

4.3.1 Calibre LVS验证简介

4.3 Mentor Calibre LVS验证

4.2.3 Calibre DRC验证流程举例

4.2.2 Calibre DRC界面介绍

4.2.1 Calibre DRC验证简介

4.2 Mentor Calibre DRC验证

4.1.3 采用Calibre View查看器启动

4.1.2 采用Calibre图形界面启动

4.1.1 Virtuoso Layout Editor工具启动

4.1 Mentor Calibre版图验证工具调用

第4章 模拟版图验证及参数提取工具Mentor Calibre

3.4 小结

3.3.2 运算放大器版图设计

3.3.1 NMOS晶体管版图设计

3.3 运算放大器版图设计实例

3.2.18 分离命令

3.2.17 属性命令

3.2.16 旋转命令

3.2.15 切割命令

3.2.14 改变层次关系命令

3.2.13 选择和放弃选择命令

3.2.12 合并命令

3.2.11 删除命令

3.2.10 拉伸命令

3.2.9 复制命令

3.2.8 移动命令

3.2.7 创建圆形图形

3.2.6 创建接触孔

3.2.5 创建器件和阵列

3.2.4 创建标识名

3.2.3 创建路径

3.2.2 创建多边形

3.2.1 创建矩形

3.2 Virtuoso基本操作

3.1.9 层选择窗口

3.1.8 提示栏

3.1.7 鼠标状态

3.1.6 光标和指针

3.1.5 设计区域

3.1.4 图标菜单

3.1.3 菜单栏

3.1.2 状态栏

3.1.1 窗口标题栏

3.1 Virtuoso界面介绍

第3章 版图设计工具Cadence Virtuoso

2.8 小结

2.7.2 Monte Carlo仿真

2.7.1 FFT仿真

2.7 高阶仿真功能与实例

2.6 低压差线性稳压器的设计与仿真

2.5.3 信号源

2.5.2 有源器件

2.5.1 无源器件

2.5 Spectre库中的基本器件

2.4.7 波形计算器介绍

2.4.6 波形显示窗口介绍

2.4.5 模拟设计环境介绍

2.4.4 电路图编辑器介绍

2.4.3 设计库管理器介绍

2.4.2 Spectre主窗口和选项介绍

2.4.1 Cadence Spectre启动设置

2.4 Spectre的基本操作

2.3 Spectre与其他EDA软件的连接

2.2 Spectre的仿真设计方法

2.1 Spectre的特点

第2章 模拟电路设计及仿真工具Cadence Spectre

1.6 小结

1.5 CMOS数字集成电路EDA工具分类

1.4 CMOS数字集成电路设计流程

1.3 CMOS模拟集成电路EDA工具分类

1.2 CMOS模拟集成电路设计流程

1.1 CMOS集成电路EDA技术概述

第1章 CMOS集成电路EDA技术

第1版前言

第2版前言

文前内容

版权页

封面

封面

版权页

文前内容

第2版前言

第1版前言

第1章 CMOS集成电路EDA技术

1.1 CMOS集成电路EDA技术概述

1.2 CMOS模拟集成电路设计流程

1.3 CMOS模拟集成电路EDA工具分类

1.4 CMOS数字集成电路设计流程

1.5 CMOS数字集成电路EDA工具分类

1.6 小结

第2章 模拟电路设计及仿真工具Cadence Spectre

2.1 Spectre的特点

2.2 Spectre的仿真设计方法

2.3 Spectre与其他EDA软件的连接

2.4 Spectre的基本操作

2.4.1 Cadence Spectre启动设置

2.4.2 Spectre主窗口和选项介绍

2.4.3 设计库管理器介绍

2.4.4 电路图编辑器介绍

2.4.5 模拟设计环境介绍

2.4.6 波形显示窗口介绍

2.4.7 波形计算器介绍

2.5 Spectre库中的基本器件

2.5.1 无源器件

2.5.2 有源器件

2.5.3 信号源

2.6 低压差线性稳压器的设计与仿真

2.7 高阶仿真功能与实例

2.7.1 FFT仿真

2.7.2 Monte Carlo仿真

2.8 小结

第3章 版图设计工具Cadence Virtuoso

3.1 Virtuoso界面介绍

3.1.1 窗口标题栏

3.1.2 状态栏

3.1.3 菜单栏

3.1.4 图标菜单

3.1.5 设计区域

3.1.6 光标和指针

3.1.7 鼠标状态

3.1.8 提示栏

3.1.9 层选择窗口

3.2 Virtuoso基本操作

3.2.1 创建矩形

3.2.2 创建多边形

3.2.3 创建路径

3.2.4 创建标识名

3.2.5 创建器件和阵列

3.2.6 创建接触孔

3.2.7 创建圆形图形

3.2.8 移动命令

3.2.9 复制命令

3.2.10 拉伸命令

3.2.11 删除命令

3.2.12 合并命令

3.2.13 选择和放弃选择命令

3.2.14 改变层次关系命令

3.2.15 切割命令

3.2.16 旋转命令

3.2.17 属性命令

3.2.18 分离命令

3.3 运算放大器版图设计实例

3.3.1 NMOS晶体管版图设计

3.3.2 运算放大器版图设计

3.4 小结

第4章 模拟版图验证及参数提取工具Mentor Calibre

4.1 Mentor Calibre版图验证工具调用

4.1.1 Virtuoso Layout Editor工具启动

4.1.2 采用Calibre图形界面启动

4.1.3 采用Calibre View查看器启动

4.2 Mentor Calibre DRC验证

4.2.1 Calibre DRC验证简介

4.2.2 Calibre DRC界面介绍

4.2.3 Calibre DRC验证流程举例

4.3 Mentor Calibre LVS验证

4.3.1 Calibre LVS验证简介

4.3.2 Calibre LVS界面介绍

4.3.3 Calibre LVS验证流程举例

4.4 Mentor Calibre寄生参数提取

4.4.1 Calibre PEX验证简介

4.4.2 Calibre PEX界面介绍

4.4.3 Calibre PEX流程举例

4.5 小结

第5章 硬件描述语言及仿真工具Modelsim

5.1 硬件描述语言及仿真概述

5.2 硬件描述语言与应用实例

5.2.1 硬件描述语言基础

5.2.2 硬件描述语言应用实例

5.2.3 硬件描述语言的可综合设计

5.2.4 硬件描述语言设计实例

5.3 数字电路仿真工具Modelsim

5.3.1 Modelsim的特点与应用

5.3.2 Modelsim的基本使用

5.3.3 Modelsim的进阶使用

5.4 小结

第6章 数字逻辑综合及Design Compiler

6.1 逻辑综合概述

6.1.1 逻辑综合的定义及发展历程

6.1.2 逻辑综合的流程

6.2 Design Compiler简介

6.2.1 Design Compiler的功能

6.2.2 Design Compiler的使用模式

6.2.3 DC-Tcl简介

6.3 Design Compiler综合设计

6.3.1 启动工具及初始环境配置

6.3.2 综合库

6.3.3 Design Compiler综合流程

6.4 静态时序分析与设计约束

6.4.1 静态时序分析

6.4.2 亚稳态

6.4.3 时钟的约束

6.4.4 输入输出路径的约束

6.4.5 组合逻辑路径的约束

6.4.6 时间预算

6.4.7 设计环境约束

6.4.8 多时钟同步设计约束

6.4.9 异步设计约束

6.4.10 多时钟的时序约束

6.5 基于状态机的交通灯综合

6.6 小结

第7章 数字电路物理层设计工具IC Compiler

7.1 IC Compiler简介

7.2 IC Compiler物理层设计的数据准备

7.2.1 逻辑层数据

7.2.2 物理层数据

7.2.3 设计数据

7.3 创建设计数据库与后端数据的设置

7.3.1 逻辑库设置

7.3.2 物理库设置

7.3.3 其他文件设置

7.3.4 创建设计数据库

7.3.5 库文件检查

7.3.6 网表导入

7.3.7 Tlu+文件设置与检查

7.3.8 电源网络设置

7.3.9 TIE单元设置

7.3.10 导入SDC文件并进行时序约束检查

7.3.11 定时序优化参数

7.4 不同PVT角下综合优化的设置方法

7.4.1 scenario的建立

7.4.2 PVT角设定

7.5 宏单元与IO布局

7.5.1 IO布局与芯片布局空间创建

7.5.2 宏单元的摆放

7.6 电源网络的设计与分析

7.6.1 设计电源和地环

7.6.2 设计电源和地条

7.6.3 连接宏单元和标准单元

7.7 标准单元的布局与优化

7.7.1 检查是否需要添加tap cell

7.7.2 spare cell的标识

7.7.3 检查设计输入文件与约束

7.7.4 确认所有路径已经被正确地设置

7.8 时钟树综合与优化

7.8.1 综合前的检查

7.8.2 时钟树综合设置

7.8.3 执行时钟树综合核心命令

7.9 芯片布线与优化

7.9.1 布线前的检查

7.9.2 ICC布线相关设置

7.9.3 天线效应简介与设置

7.9.4 执行布线命令

7.10 芯片ECO与设计文件导出

7.10.1 Freeze silicon ECO

7.10.2 unconstrained ECO

7.10.3 设计结果导出

7.11 小结

第8章 数字电路物理层设计工具Encounter

8.1 Encounter工具发展历史

8.2 Encounter设计流程介绍

8.3 数据准备

8.3.1 设计数据

8.3.2 逻辑库数据

8.3.3 物理库数据

8.3.4 数据准备常用的指令

8.4 布图规划与布局

8.4.1 布图与IO排布

8.4.2 电源网络设计

8.4.3 标准单元的布局与优化

8.4.4 布图规划与布局常用指令与流程

8.5 时钟树综合

8.5.1 时钟树综合简介

8.5.2 时钟树流程与优化

8.6 芯片布线

8.6.1 芯片布线工具简介

8.6.2 特殊布线

8.6.3 一般布线

8.6.4 芯片布线流程与优化

8.7 芯片ECO与DFM

8.7.1 ECO流程与优化

8.7.2 DFM流程与优化

8.8 小结

第9章 集成电路反向分析EDA技术

9.1 集成电路反向分析概述

9.1.1 反向分析技术的主要应用

9.1.2 反向分析技术的主要流程

9.1.3 反向分析EDA技术

9.2 电路网表提取

9.2.1 网表提取概述

9.2.2 网表提取流程

9.2.3 模拟单元提取

9.2.4 数字单元提取

9.2.5 线网绘制与检查

9.2.6 数据的导入和导出

9.3 电路层次化分析整理

9.3.1 电路分析整理概述

9.3.2 层次化整理流程

9.3.3 模拟电路的层次化整理

9.3.4 数字电路的层次化整理

9.3.5 整理数据的导出

9.4 小结

参考文献