1.3 CMOS模拟集成电路EDA工具分类

从1.2节中可以知道在CMOS模拟集成电路设计中，电路设计及仿真、版图实现、版图物理验证及参数提取后仿真是工程师需要完成的最重要的三个步骤。本节就依据该设计流程介绍目前广泛应用的几类EDA设计工具。

1.电路设计及仿真工具

电路设计及仿真的传统工具主要有Cadence公司的Spectre、SYNOPSYS公司的HSPICE以及Mentor公司的Eldo三大类。此外基于上述工具，为了满足大规模、快速仿真的需求，三大公司又分别开发了相应的快速电路仿真工具，分别是Cadence公司的Spectre Ultrasim、SYNOPSYS公司的HSIM以及Mentor公司的Premier。

（1）Spectre

Spectre是美国Cadence公司开发的用于模拟集成电路、混合信号电路设计和仿真的EDA软件，功能强大，仿真功能多样，包含有直流仿真（DC Analysis）、瞬态仿真（Transient Analysis）、交流小信号仿真（AC Analysis）、零极点分析（PZ Analysis）、噪声分析（Noise Analysis）、周期稳定性分析（Periodic Steady-state Analysis）和蒙特卡罗分析（MentoCarlo Analysis）等，并可对设计的仿真结果进行成品率分析和优化，这大大提高了复杂集成电路的设计效率。尤其是其具有图形界面的电路图输入方式，使其成为目前最为常用的CMOS模拟集成电路设计工具。

Cadence公司还与全球各大半导体晶圆厂家合作建立了仿真工艺库文件PDK（Process Design Kit），设计者可以很方便地使用不同尺寸的PDK进行CMOS模拟集成电路设计和仿真。除了上述仿真功能外，Spectre还提供了与其他EDA仿真工具（如SYNOPSYS公司的HSPICE、安捷伦公司的ADS、Mathworks公司的MATLAB等）进行协同仿真，再加上自带的丰富的元件应用模型库，大大增加了模拟集成电路设计的便捷性、快速性和精确性。

（2）HSPICE

HSPICE是原Meta-Software（现属于SYNOPSYS公司）研发的模拟及混合信号集成电路设计工具。与Cadence公司的Spectre图形界面输入不同，HSPICE通过读取电路网表以及电路控制语句的方式进行仿真，是目前公认仿真精度最高的模拟集成电路设计工具。

与Spectre类似，HSPICE也包含有直流仿真、瞬态仿真、交流小信号仿真、零极点分析、噪声分析、傅里叶分析、最坏情况分析和蒙特卡罗分析等功能。早期的HSPICE存在电路规模较大或比较复杂时，仿真矩阵不收敛的情况，在被SYNOPSYS公司收购后，通过多个版本的升级，这个问题逐渐得到改善。到了2007sp1版本后，HSPICE已经有了质的飞跃，仿真收敛问题也基本得到解决。

（3）Eldo

Eldo是Mentor公司开发的模拟集成电路EDA设计工具，Eldo可以使用与HSPICE相同的命令行方式进行仿真，也可以集成到电路图编辑工具环境中，比如Mentor的DA_IC，或者Cadence的Spectre中。Eldo的输入文件格式可以是标准的SPICE，也可以是HSPICE的格式。

Eldo通过基尔霍夫电流约束进行全局检查，对收敛进行严格控制，保证了与HSPICE相同的精度。且与早期的HSPICE相比，仿真速度较快。在仿真收敛性方面，Eldo采用分割概念，在不收敛时对电路自动进行分割再组合，更改了仿真矩阵，使得电路收敛性大大提升。

Eldo可以方便地嵌入到目前的其他的模拟集成电路设计环境中，并可以扩展到混合仿真平台ADMS，进行数字、模拟混合仿真。Eldo的输出文件可以被其他多种波形观察工具查看和计算，Eldo本身提供的Xelga和EZWave更是功能齐全和强大的两个波形观察和处理工具。

由于大规模混合信号电路、SoC的出现，使得传统的模拟集成电路仿真工具出现瓶颈，主要体现在速度慢，容量有限（一般最大支持50000~100000个器件）；各大公司相继开发了新一代的快速仿真工具。通常，这类仿真工具为了提高仿真速度，主要采用的技术有模型线性化、模型表格化、多速率仿真、矩阵分割、事件驱动技术等。Cadence的Spectre Ultrasim、SYNOPSYS的HSIM，以及Mentor的Premier就是其中的佼佼者。限于篇幅，本书不再展开进行介绍。

2.版图实现工具

在版图实现工具方面，目前主要是Cadence公司的Virtuoso Layout Editor，此外还有SYNOPSYS公司旗下的Laker工具等。

（1）Virtuoso Layout Editor

作为Cadence公司在物理版图工具方面的重要产品，Virtuoso Layout Editor是目前应用最为广泛的版图实现工具。它与各大晶圆厂商合作，可以识别不同的工艺层信息，支持定制专用集成电路、单元与模块级数字、混合信号与模拟设计，并采用Cadence公司的空间型布线技术，与其他软件组件配合，快速而精确地完成版图设计工作。

Virtuoso Layout Editor主要具有以下几方面特点：

1）在器件、单元及模块级加快定制的模拟集成电路设计版图布局。

2）支持约束与电路原理图驱动的物理版图实现。

3）在设计者提交原理图或者需要对标准单元进行评估、改动等活动时，快速标准单元功能可以将布局性能提高10倍。

4）提供高级节点工艺与设计规则的约束驱动执行。

（2）Laker

Laker原是SprintSoft公司开发的新一代版图编辑工具，在2012年SprintSoft公司被SYNOPSYS公司收购，因此Laker如今成为了SYNOPSYS公司旗下的EDA版图工具。相比传统的Virtuoso版图工具，Laker最大的亮点在于创造性地引入了电路图驱动版图（Schematic Driven Layout）技术，即实现了与印制电路板EDA工具类似的电路图转换版图功能。设计者可以通过电路图直接导入，形成版图，并得到器件之间互连的预拉线，大幅度减少了人为版图连线造成的错误，提高了版图编辑效率。此外，Laker还具有以下几个特点：

1）电路图窗口和版图窗口同时显示，方便设计者实时查看器件和连接关系。

2）自动版图布局模式，将电路图中的器件快速布置到较为合适的位置。

3）实时的电气规则检查、高亮正在操作的版图元件，避免了常见的短路和断路错误。

3.版图物理验证及参数提取后仿真工具

版图物理验证主要包含3部分的工作，即设计规则检查（Design Rule Check，DRC）、版图与原理图对照（Layout VS Schematic，LVS）和寄生参数提取（Parasitic Extraction，PEX）。DRC主要进行版图设计规则检查，也可以进行部分面向制造的设计（Design For Manufacturing,DFM）的检查（比如金属密度、天线效应），确保工艺加工的需求；LVS主要进行版图和原理图的比较，确保后端设计同前端设计的一致性；PEX则主要进行寄生参数的提取，由于在前端设计时并没有或者不充分地考虑金属连线及器件的寄生信息，而这些在设计中（特别是对于深亚微米设计）会严重影响设计的时序、功能，现在要把这些因素考虑进来，用仿真工具进行后仿真，确保设计的成功。

与电路设计及仿真工具类似，在版图物理验证及参数提取后仿真工具也出现了Cadence、SYNOPSYS和Mentor三家公司分庭抗礼的局面。Assura、Hercules和Calibre分别是Cadence、SYNOPSYS和Mentor旗下用于版图物理验证和参数反提的模拟集成电路EDA工具。在早期工艺中，Cadence公司还有另一款命令行版图物理验证工具Dradula，目前已基本被淘汰；相比Assura和Calibre，Hercules在CMOS模拟集成电路版图验证中的应用没有Assura和Calibre广泛，在此也不做介绍。

（1）Assura

Assura可以看作是Spectre中自带版图物理验证工具Diva的升级版，通过设定一组规则文件，支持较大规模电路的版图物理验证、交互式和批处理模式。但在进行验证前，设计者需要手动导出电路图和版图的网表文件。新版本的Assura环境可以在同一界面中打开电路图和版图界面，极大地方便了设计者定位、修改版图中的DRC和LVS错误。参数反提支持Spectre、HSPICE和Eldo环境中的网表格式，由设计者自行选择仿真工具进行仿真。

（2）Calibre

Calibre是目前应用广泛的深亚微米及纳米设计和半导体生产制造中版图物理验证的EDA工具，可以很方便地嵌入到版图实现工具Virtuoso和Laker中。Calibre采用图形化的可视界面，并提供了快速准确的DRC、电气规则检查（Electrical Rule Checking,ERC）以及LVS功能。

Calibre中层次化架构有效简化了复杂ASIC/SoC设计物理验证的难度。设计者不需要针对芯片设计的类型来进行特殊设置。同时也可以根据直观、方便的物理验证结果浏览环境，迅速而准确地定位错误位置，并且与版图设计工具之间紧密集成，实现交互式修改、验证和查错。Calibre的并行处理能力支持多核CPU运算，能够显著缩短复杂设计验证的时间。