1.5 CMOS数字集成电路EDA工具分类

从1.4节CMOS数字集成电路设计流程中可以知道，数字集成电路设计主要在RTL级功能仿真、逻辑综合、静态时序分析以及版图布局布线4个方面使用相应的EDA工具。由于在数字集成电路设计领域，同样是Cadence公司、SYNOPSYS公司和Mentor公司三足鼎立的态势，因此本节也主要介绍这3家公司目前主流应用的数字EDA设计工具。

1.RTL级功能仿真工具

目前主流的RTL级功能仿真工具包括Mentor公司的Modelsim、SYNOPSYS公司的VCS（Verilog Compiled Simulator）、Cadence公司的NC-Verilog、Altera公司的Quartus II和Xilinx公司的ISim。

（1）Modelsim

在RTL级功能仿真领域，Mentor公司的Modelsim是业界应用最为广泛的HDL仿真软件，它能提供友好的仿真环境，是单内核支持VHDL和Verilog混合仿真的仿真器。Modelsim采用直接优化的编译技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，是目前数字集成电路设计者首选的仿真软件。

Modelsim可以单独或同时进行行为级、RTL级和门级代码的仿真验证，并集成了性能分析、波形比较、代码覆盖、虚拟对象、Memory窗口、源码窗口显示信号值、信号条件断点等众多调试功能；同时还加入了对SystemC编译语言的直接支持，使其可以和HDL任意进行混合。

（2）VCS

VCS是SYNOPSYS公司的编译型Verilog模拟器，它完全支持公众开放领域（Open Verilog International,OVI）标准的Verilog HDL。VCS具有较高的仿真性能，内存管理能力可以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米专用集成电路的设计要求。VCS具有性能高、规模大和精度高的特点，适用于从行为级、RTL级到流片等各个设计阶段。

VCS可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的测试平台中，用于生成总线通信以及协议违反检查。同时自带的监测器提供了综合全面的报告，用于显示对总线通信协议的功能覆盖率。VCS验证库的验证IP也包含在DesignWare库中，也可以作为独立的工具套件进行嵌入。

（3）NC-Verilog

NC-Verilog是Cadence公司原RTL级功能仿真工具Verilog-XL的升级版。相比于后者，NC-Verilog的仿真速度、处理庞大设计能力，以及存储容量都大为增加。NC-Verilog在编译时，首先将Verilog代码转换为C程序，再将C程序编译到仿真器。它兼容了Verilog-2001的大部分标准，并且得到Cadence公司的不断更新。目前在64位操作系统中，NC-Verilog可以支持超过1亿门的芯片设计。

2.逻辑综合工具

在逻辑综合工具领域，目前SYNOPSYS公司DC（Design Compiler）市场占有率较高，近年来，Mentor公司也开发了自己的逻辑综合工具RealTime-Designer，但市场占有率不如DC。

SYNOPSYS公司的DC目前得到全球60多个半导体厂商、380多个工艺库的支持，占据了近91%的市场份额。DC是十多年来工业界标准的逻辑综合工具，也是SYNOPSYS公司的核心产品。它根据设计描述和约束条件，并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。

SYNOPSYS公司发布的新版本DC还扩展了拓扑技术，以加速采用先进低功耗和测试技术的设计收敛，帮助设计者提高生产效率和芯片性能。拓扑技术可以帮助设计人员正确评估芯片在综合过程中的功耗，在设计早期解决所有功耗问题。新的DC采用了多项创新综合技术，如自适应retiming和功耗驱动门控时钟，性能较以前版本平均提高8%，面积减少4%，功耗降低5%。此外，DC采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升的综合运行时间。

3.静态时序分析工具

SYNOPSYS公司的PrimeTime是目前集成电路设计公司唯一通用的静态时序分析工具。PrimeTime是一种标准的门级静态时序分析工具，可以在28nm甚至更低的工艺节点上对高达5亿个晶体管的设计进行分析。此外，PrimeTime还提供拓展的时序分析检查、片上变量分析、延迟计算和先进的建模技术，并且支持大多数晶圆厂的晶体管模型。

新版的PrimeTime还包括了PrimeTime SI、PrimeTime ADV和PrimeTime PX组件，分别对信号完整性、片上变量变化以及门级功耗进行分析，极大地加速了设计者的流片过程。

4.版图布局布线工具

SYNOPSYS公司的IC Compiler（ICC）和Cadence公司SoC Encounter是工业界和学术界常用的两种版图布局布线工具。

（1）IC Compiler

IC Compiler是SYNOPSYS公司开发的新一代布局布线工具（用于替代前一代布局布线工具Astro）。Astro解决方案由于布局、时钟树和布线独立运行，有其局限性。IC Compiler的扩展物理综合技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。IC Compiler作为一套完整的布局布线设计工具，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性优化、低功耗、可测性设计和良率优化。

相比Astro，IC Compiler运行时间更快、容量更大、多角/多模优化更加智能，而且具有改进的可预测性，可显著提高设计人员的生产效率。同时，IC Compiler还推出了支持32nm、28nm技术的物理设计。IC Compiler正成为越来越多市场领先的集成电路设计公司在各种应用中的理想选择。IC Compiler引入了用于快速运行模式的新技术，在保证原有质量的情况下使运行时间缩短了35%。

（2）SoC Encounter

严格地说，SoC Encounter不仅仅是一个版图布局布线工具，它还集成了一部分逻辑综合和静态时序分析的功能。作为布局布线工具，SoC Encounter在支持28nm先进工艺的同时，还支持1亿门晶体管的全芯片设计。在低功耗设计中，往往需要大量门控时钟以及动态电压、频率调整所产生的多电压域，SoC Encounter可以在设计过程中自动划分电压域，并插入电压调整器来平衡各个电压值，同时对时钟树综合、布局、布线等流程进行优化。此外，SoC Encounter在RTL转GDSII的过程中还可以执行良率分析，评估多种布局布线机制、时序策略、信号完整性、功耗对良率的影响，最终得到最优的良率设计方案。