1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET

虽然PD-SOI和FD-SOI技术早在20世纪80年代就已经开始发展，但直到SOI技术成熟，才使得高品质SOI晶圆中氧化埋层厚度缩减到10nm成为可能。早期的FD-SOI具有厚的氧化埋层，且导通电流Ion较大（这是由于厚氧化埋层上薄的FD-SOI体引起的栅衬底电荷耦合所产生的），如图1.5a所示。然而，在工艺特征尺寸Lg进入纳米级阶段的早期，由于迁移率饱和、氧化埋层二维效应、电场边缘效应（见图1.5b），以及tSi缩减的技术瓶颈，SOI技术并没有快速地发展，所以CMOS工艺仍然是主流技术。随着SOI晶圆技术的发展，许多工程师认为，与FinFET相比，具有薄氧化埋层的FD-SOI MOSFET的工艺相对简单、短沟道效应容易得到控制、电源电压较低，且阈值电压和功耗也可以通过背栅进行调节。在这一节中，我们首先回顾一下与厚氧化埋层和薄氧化埋层有关的器件特性，之后对厚氧化埋层FD-SOI MOSFET缩放规律进行分析，并描述薄氧化埋层和背栅（衬底）设计、偏置所产生的独特性能及可扩展性。

1.2.1 采用薄氧化埋层的原因

对于FD-SOI MOSFET，薄的氧化埋层存在一些不利的影响，但之前讨论过的多种优势仍然使其成为纳米级CMOS器件的重要组成。比如，具有地平面的薄氧化埋层增强了对短沟道效应的控制，并使得阈值电压可控，但也使得工艺材料和过程复杂化，同时也在一定程度上影响了电荷耦合效应，降低了CMOS器件的工作频率。

1.厚氧化埋层的电场散射

厚氧化层中（对于传统SOI MOSFET，tBOX为100～200nm）的电场散射（见图1.5b）是阻碍FD-SOI向100nm以下尺寸发展的主要瓶颈。由于存在厚的氧化埋层（同时存在地衬底），在纳米级FD-SOI MOSFET中，一维横向电场完全淹没在漏极/源极产生或散射的二维电场中。从物理角度看，这个电场源自源极/漏极耗尽电荷，并终止于SOI的体/沟道中。该电场不但会增强SOI体中二维效应引起的短沟道效应，还会增加亚阈值电流。

为了模拟氧化埋层电场散射，并了解其影响，我们结合超薄体中的二维泊松方程[式（1-1）]对FD-SOI MOSFET进行亚阈值分析。

而氧化埋层中的拉普拉斯方程为

我们求解式（1-2），假设两个偏微分不是强关联的，并从解中定义一个有效背栅偏置电压VGbS(eff)来近似式（1-1）中的背栅边界条件，就可以定量分析电场耦合效应，也就可以得到

将式（1-2）中的解用于式（1-4），从而得到式（1-4）中φ(x，y)的解：

该解定义了弱反型区中的电流。在式（1-3）中，Ey0为超薄体-氧化埋层界面处（x=tSi），靠近源极一侧（y=0）的横向电场，它取决于式（1-1）的解。此外，对于式（1-2）的解，κ和γ用于定义与x无关的有效横向边界条件（在y=0和y=Leff处）的小于单位1的加权因子，它们只和tBOX有关。数值模拟表明，当tBOX=100nm时，κ≈0.9，γ≈0.7，而且它们随着tBOX的增加而降低。

我们注意到VGbS(eff)>VGbS，这意味着在超薄体中存在反型的趋势。且对于长沟道Leff和薄的tBOX，VGbS(eff)趋近于VGbS。同时，当tSi变薄时，Ey0和电场散射开始降低。由于氧化埋层的电场散射，式（1-3）中的Ey0和VDS都会增强短沟道效应，除了减薄tBOX和tSi。需要注意的是，通过降低VGbS(eff)和阈值电压的耦合和增加沟道的前栅控制，减薄tBOX则会直接降低氧化埋层电场散射对短沟道效应的影响。

2.减薄氧化埋层厚度的益处

基于之前对模型的讨论，我们知道减薄氧化埋层是抑制氧化埋层电场散射最直接的方法。然而，这种方法需要大幅度减薄tBOX。对于纳米级Lg，二维数值器件的模拟结果显示，要有效降低短沟道效应影响，必须使得tBOX小于25nm。

对于具有地衬底和薄氧化埋层的FD-SOI MOSFET，二维数值器件模拟结果表明我们需要将Leff/tSi的比值控制在3.5～4，才能将短沟道效应控制在有效范围之内。而传统的厚氧化埋层FD-SOI MOSFET则需要Leff/tSi≅5。所以，由于tSi=5nm和突变源/漏结的下限限制，薄氧化埋层FD-SOI MOSFET的特征尺寸可以缩小至Lg=18nm，这个尺寸突破了传统厚氧化埋层设计所认为的Lg=25nm的下限。虽然减薄氧化埋层可以抑制氧化埋层的电场散射，但这种抑制作用不是增强薄氧化埋层FD-SOI MOSFET对短沟道效应的主要因素。数值器件模拟结果表明在亚阈值情况下，由薄氧化埋层和地衬底定义的非对称性，使得器件的体中具有较大的空间常数Exc。而且，当Lg按比例缩小时，与厚氧化埋层器件中可忽略的横向场（见图1.6）相反，该电场通过将主要电流或者最大的泄漏源/漏通路限制在（前）栅表面，有助于抑制超薄体中的二维效应。此外，超薄体中大的Exc直接意味着氧化埋层中存在较高的横向电场，这也有助于抑制氧化埋层的散射效应。换句话说，在薄氧化埋层MOSFET中，超薄体中较小的横向电场的二维效应，以及减小的氧化埋层散射效应实现了对短沟道效应更优的控制。需要注意的是，较大的Exc值可以通过对厚氧化埋层加载大的衬底偏置电压来实现，也就意味着可以实现更优的短沟道效应控制。

3.薄氧化埋层的设计挑战

减薄氧化埋层厚度会增加电荷耦合系数，从而增加有效体电容Cb(eff)。Cb(eff)定义了低VGS时的本征栅电容。反过来，降低tBOX会增加长沟道系数[S=(kT/q)lg(1+r)]，降低Ion。由较大Exc引起的载流子迁移率下降，也会进一步降低Ion。同时，相比于厚氧化埋层结构，由于存在更大的Cb(eff)和更小的Ion，薄氧化埋层会产生更大的传播延时。实际上，在厚氧化埋层结构中，因为Cb(eff)≅0。同时，薄氧化埋层结构的传播延时也要大于双栅FinFET结构。这是因为双栅FinFET中，低VGS时的栅电容可以忽略，这使其具有较大的速度优势。事实上，随着氧化埋层厚度逐渐减薄到tox，所有有益的电荷耦合效应都会受到影响。事实上，薄氧化埋层会产生更大的寄生源/漏-衬底电容CS/D，进一步降低器件的工作速度。有仿真表明，由于较大CS/D的影响，薄氧化埋层FD-SOI环振的延迟时间比厚氧化埋层大20%以上。

此外，具有薄氧化埋层的衬底性能也会影响FD-SOI器件的特性。对于典型的低掺杂SOI衬底，衬底耗尽倾向于加剧薄氧化埋层的电场散射。虽然采用地平面的重掺杂衬底可以缓解这种影响，但我们需要选择性地掺杂NMOS和PMOS器件的衬底，这会使得工艺复杂化，从而进一步增大CS/D，降低工作速度。最后，因为传统SOI结构的衬底都需要接地电位，所以对于pMOSFET的共模衬底-源偏置VGbS=-VDD。在薄氧化埋层结构中，这种连接会增加泄漏电流。

1.2.2 超薄体中的二维效应

为了更好地理解纳米级FD-SOI MOSFET的缩放和设计理论，我们回顾了准二维器件解析分析、二维数值器件模拟以及纳米级单栅FD-SOI MOSFET的器件仿真。厚氧化埋层结构的仿真结果表明了为什么通过沟道掺杂的Vth控制不是超大规模FD-SOI CMOS的可行选择，以及因此为什么必须采用非掺杂沟道和具有调谐功函数的金属栅。如果没有采用薄氧化埋层，对于短沟道效应定量和定性分析表明需要有tSi<100nm，Leff<50nm。然而，超薄tSi的载流子量化效应增加了隐含的制造负担，使得tSi的实际极限约为5nm。在具有超薄体的超大规模FD-SOI器件中，源/漏串联电阻是一个严重的问题，但是诸如无注入、面状凸起的源/漏区域优化已经证明可以在一定程度上缓解这个问题。仿真结果还表明，tSi的适度变化在一定范围内是可以接受的，但是能量量化会显著地影响工艺缩放技术的性能，因此在最优FD-SOI MOSFET设计中必须适当地加以考虑。

我们知道，减薄tSi可以有效抑制短沟道效应。但一些文献的仿真结果表明，当tSi极薄时，通过减薄tBOX来控制氧化埋层散射效应的功能就会减弱。因此，对于具有超薄体的FD-SOI MOSFET，超薄体中的二维效应是主要矛盾，这种情况在厚氧化埋层器件中也同样存在。

1.反亚阈值斜率（S）

为了简化说明超薄体中的电势（φ）是如何响应所施加的栅极偏压，我们将叠加原理应用于二维泊松方程。当VDS=0V时，电势表示为φ0(x,y)=φ1(x)+Δφ1(x,y)，如图1.7所示。通道中的位置y=ys表示纵向电场Ey1远小于Ey1(y=0），且电势接近最小值的坐标。VDS的增加使得二维电势受到更多的扰动影响[φ0(x,y)=φ1(x)+Δφ1(x,y)]，这会导致最小电势进一步增加，从而定义了漏致势垒降低效应。其中，φ1(x)为一维解，Δφ1(x,y)表示由于二维效应产生的电势增量，在弱反型区满足

通过近似，我们可以得到式（1-5）的解：

式中，η1为空间常数。沿着沟道，满足ΔEy1(ys)<<ΔEy1(0)，从源（y=0）开始到y=ys对式（1-6）进行积分（其中ΔE为二维效应产生的电场变化），得到

此时，沿横跨薄膜，即x方向对式（1-6）的一次积分，可以得到前向和后向表面横向电场之间的关系。而两次积分则耦合了前表面（sf）和后表面（sb）电势之间扰动的影响。最后，我们对前表面和后表面应用高斯定理，忽略反型电荷，可以得到

从式（1-9）中可以看出，Δφ1(sb)>Δφ1(sf)，但是任一扰动的重要程度取决于各自表面上的总电势。

反亚阈值斜率基本的数学表达式可以表示为

式中，φ0(max)表示源-漏通路的表面电势；m=dVGS/dφ1(max)=1+(CbCoxb)/[Coxf(Cb+Coxb)]，对于具有厚氧化埋层的FD-SOI CMOS器件，Coxb<<Coxf，m≈1，而由前表面或者后表面定义的φ1(max)则可以表示为

式中，Θ(f)是海维赛德阶跃函数[如果f为负数，则Θ(f)为0；如果f为0或正数，则Θ(f)为1]，它定义了具有最高电势的表面通路。海维赛德阶跃函数表明，如果φ0(sb)>φ0(sf)，那么反亚阈值斜率由Δφ1(sb)决定，反之则由Δφ1(sf)决定。显然，这种转变在精确表征中是渐进的。而Θ(Δφ0(sb)-φ0(sf)）由超薄体掺杂密度NB决定，包括最优值NB=0的情况。

采用式（1-11）可以近似得到反亚阈值斜率为

式中，K表示式（1-11）中除了η1以外的其他项，式（1-12）还假设ys≅Leff/2，ΔEy1（0）≅Δφ0s/ys（Δφ0s为源电势和yc电势的差值），δ(Δφ0s)/δVGS≅-1.4。式（1-12）中的负号表示随着VGS的增加，二维效应减弱。最终，将式（1-12）代入（1-10），同时εSi/εox≈3，得到：

需要注意的是，式（1-13）成立的前提是假设式（1-11）符合厚氧化埋层的条件。在薄氧化埋层，二维效应对于反亚阈值斜率的影响有所下降，但由于电荷耦合因子r的降低，反亚阈值斜率的值也有可能更高。

2.漏致势垒降低（Drain-Induced Barrier Lowering, DIBL）

为了简单表示漏致势垒降低特性，我们将电势重写为φ(x,y)=φ0(x,y)+Δφ0(x,y)，其中，φ0(x,y)为VDS=0V时的电势值，Δφ0(x,y)为漏极偏置产生的电势增量，在弱反型时满足

与式（1-6）类似，将两个偏导数分离，得到

式中，η0为另一个空间常数。如果源极扰动的纵向电场ΔEy0远小于平均横向电场VDS/Leff，沿着沟道进行积分，将边界条件Δφ0(y=0)=0和Δφ0(y=Leff)=0代入，可以得到。这里Leff表示有效电子沟道长度，决定了超薄体沟道中的二维效应。

与式（1-8）和式（1-9）类似，忽略反型电荷，从式（1-15）中得到

式中，Δφ0(sf)和Δφ0(sb)为最小表面势的扰动值。对于FD-SOI器件，式（1-16）表明Δφ0(sb)>Δφ0(sf)，这意味着后表面远离栅极，受到栅极的控制较小。所以，后表面控制了漏致势垒降低特性。在任何情况下，对于具有厚氧化埋层的FD-SOI MOSFET，且εSi/εox≅3，从式（1-16）和式（1-17）中得到

利用反亚阈值斜率模型（S），由于VDS增加或者漏致势垒降低导致的阈值电压降低，可以表示为

式中，Θ(r)为海维赛德阶跃函数，这近似解释了漏致势垒降低效应与φ0(sb)或φ0(sf)的关系。式（1-19）也是基于式（1-18）符合厚氧化埋层的条件，对于薄氧化埋层，ΔVth要小一些。