6.3　信号走线

1．配置物理规则

（1）在约束管理器左边的窗口内，单击Physical按钮，如图6-3-1所示。

（2）在Physical Constraint Set区域下单击All Layers，4个物理约束集（PCS）列在右边的窗口，如图6-3-2所示。

（3）在约束管理器左边的窗口内，进入Net区域单击All Layers，在右边窗口出现3个网络列表（NCls），如图6-3-3所示。这些网络列表是在原理图编辑器下运行约束管理器时创建的。

（4）在右边窗口的Referenced Physical Cset一栏下，设置CLOCK网络规则为12_LINE；同理，设置15MIL_VOLTAGE网络为15_LINE，24MIL_VOLTAGE网络为24_LINE，如图6-3-4所示。

2．配置间距规则

（1）在约束管理器左窗口，单击Spacing按钮，如图6-3-5所示。

（2）在约束管理器的左窗口，进入Spacing Constraint Set区域单击All Layers，在右窗口有两个间距规则设置被列出来，如图6-3-6所示。这些间距规则设置已经存在于电路板上，下载网络表进去即可。

（3）在约束管理器左窗口，进入Net区域单击All Layers，在右窗口观察到3个网络列表，如图6-3-7所示。这些相同的网络类型是在原理图编辑器下运行约束管理器时创建的。

（4）在右窗口的Referenced Spacing Cset一栏下，设置CLOCK网络规则为10_SPACE，如图6-3-8所示。其他两个网络使用默认间距设置。

（5）关闭约束管理器。在PCB编辑器中选择File→Save，保存设置。

3．启动DRC

（1）选择Setup→Constraints→Modes，弹出约束模式选项窗口（Analysis Modes）。

（2）在Electrical Modes区域下，单击Off按钮。

（3）在On一栏选择Stub length/Net schedule、Max via count、Propagation delay、Relative propagation delay、Max parallel、Impedance和All differential pair checks选项，如图6-3-9所示。

（4）单击OK按钮。

4．自动布线

（1）选择Route→PCB Router→Route Automatic，打开Automatic Router对话框，在Router Setup选项卡中，选择Use smart router选项，如图6-3-10所示。

（2）选择Smart Router选项卡，如图6-3-11所示，选择Minimum via grid和Minimum wire grid选项，设置Minimum via grid和Minimum wire grid为1，并选择Miter after route选项。

（3）单击Route按钮，此时需要一些时间来运行。运行完成，关闭Automatic Router窗口。

（4）新的连接显示在PCB编辑器中，可以通过平移和缩放来检查连接。注意到24-mil网络用于电压网络，其余网络默认为5-mil。

（5）选择File→Save并单击Yes按钮保存设置。

5．全局查找查看主要布线

（1）在约束管理器的左窗口，选择Electrical列表，选择Net→Routing→Min/Max Propagation Delays工作表。

（2）在右窗口，右击VD总线对象并从快捷菜单中选择Select。在PCB编辑器中，观察到VD总线是高亮显示的。

（3）在PCB编辑器中，单击Shadow Toggle图标来降暗其他线路显示。

（4）放大高亮线路，看到VD<0..7>总线比设计中的其他线路粗，该线宽9-mil，是为了满足阻抗规则（65Ω）。

（5）在约束管理器窗口，右击VD总线并从快捷菜单中选择Analyze，使板子已选线路的最大/最小延迟加载到实际区域。

（6）展开VD总线对象，观察DRC的颜色编码，绿色代表约束已成功通过设计规则检验。

（7）在约束管理器窗口，右击VD总线对象并从快捷菜单中选择Deselect，撤销PCB编辑器中高亮显示的网络。

6．全局查找查看差分线路

（1）在约束管理器的左窗口，选择Net→Routing→Differential Pair工作表。

（2）在右窗口，右击对象DP1并从快捷菜单中选择Select，如图6-3-12所示，线路高亮显示。

（3）DP2和DP3重复上一步骤。

（4）在DP1上右击并从快捷菜单中选择Analyze。对其他差分对象做同样操作。

（5）在约束管理器窗口的差分对象上右击，并从快捷菜单中选择Deselect（撤销在PCB编辑器中的这些网络操作）。

7．全局查找查看匹配延时线路

（1）在约束管理器的左窗口，选择Net→Routing→Relative Propagation Delay工作表。

（2）在右窗口，右击MATCH1对象并从快捷菜单中选择Select，如图6-3-13所示。3个网络的匹配线路在PCB编辑器中是高亮显示的，长度在150mil之内。

（3）在约束管理器窗口，展开MATCH1对象的显示网络，然后右击并从快捷菜单中选择Analyze，为每个网络加载实际长度和延迟。

（4）在约束管理器窗口，撤销匹配组网络显示。

8．其他的全局查找

（1）在PCB编辑器中选择View→Zoom Fit。

（2）在约束管理器的左窗口，单击Physical按钮。

（3）在Net区域下单击All Layers，如图6-3-14所示。

（4）在右窗口，展开CLOCK网络组查看它的组成网络。在CLOCK网络组单击右键并从快捷菜单中选择Select，MCLK和DCLK在PCB编辑器中高亮显示。这些网络线宽为12mil，间隔为10mil。

（5）在约束管理器窗口，撤销时钟网络显示，单击Shadow Toggle图标恢复PCB编辑器显示。

（6）在约束管理器窗口，选择File→Close。在PCB编辑器中选择File→Exit，并单击No按钮放弃任何改变。