- Cadence Concept-HDL ＆ Allegro原理图与电路板设计（第2版）
- 周润景 李茂泉编著
- 232字
- 2021-07-23 18:11:42
6.1 加载网表
（1）在项目管理器中单击Design Entry，在原理图编辑器中选择File→Export Physical。
（2）在打开的对话框中选择Update PCB Editor Board（Netrev）选项。
（3）在Input Board File区域单击Browse按钮，在打开的对话框中选择User1/ftb/pcb目录，选择partial_placed.brd文件并单击Open按钮，partial_placed.brd文件就存入Input Board区域。修改partial_placed.brd文件的路径，如图6-1-1所示。
图6-1-1 设置Input Board File区域
（4）在Output Board File区域输入pcbxxx。
（5）在Constrain Manager Data选项下选择Overwirte Current Constrains选项。
（6）单击OK按钮，ROOT设计被封装，PCB编辑器的网络表也被制作。
（7）当导出完全成功后，单击No按钮跳过详细报告。在原理图编辑器中选择File→Exit。