- Cadence Allegro 17.4电子设计速成实战宝典
- 黄勇等编著
- 365字
- 2022-07-13 09:48:54
5.8.4 第一方网表输出
网表,顾名思义就是网络连接和联系的表示,其内容主要是电路图中元器件类型、封装信息、连接流水序号等数据信息。在进行PCB设计时,可以通过导入网络连接关系进行PCB网表的导入。(1)选择原理图根目录,执行菜单命令“Tools”→“Create Netlist”,或者单击菜单栏上的图标,调出产生网表的界面,如图5-158所示。
![](https://epubservercos.yuewen.com/ECAEA3/23020635009726006/epubprivate/OEBPS/Images/42034_135_4.jpg?sign=1734421121-CzjGNtwN8IvQLZFpLmzCqZl6uqXlrKJ2-0-bf332a48e9d51fd185e1f65fce0c3b6c)
图5-158 产生网表示意图
(2)在弹出的“Create Netlist”对话框中选择“PCB”选项,产生Allegro的第一方网表,如图5-159所示。
(3)输出Allegro第一方网表需要注意下面几个地方:
① 需要勾选“Creat PCB Editor Netlist”,才会生成网表。
② 下面的“Netlist Files”是输出网表的存储路径,不进行更改的话,表示在当前原理图目录下会自动产生“allegro”的文件夹,里面就是输出的网表。
③ 单击右侧的“Setup”按钮,如图5-160所示,如果勾选“Ignore Electrical Constraints”选项,则忽略原理图中所添加的规则。
![](https://epubservercos.yuewen.com/ECAEA3/23020635009726006/epubprivate/OEBPS/Images/42034_136_1.jpg?sign=1734421121-cYSppPJPhtfiN3Jd2UwdOo4HoAMOONdx-0-6213b1ff249e5423fbf6a0d1847b0be8)
图5-159 Allegro第一方网表参数设置示意图
![](https://epubservercos.yuewen.com/ECAEA3/23020635009726006/epubprivate/OEBPS/Images/42034_136_2.jpg?sign=1734421121-W04cgs4xkzgXMJx3r5W43ZZfORTQDNan-0-52d567aad63e55876a5e99d89b98a040)
图5-160 输出网表设置示意图